英特尔2045年3D晶片布局曝光！高层示警先进晶圆产能难增10倍

随着人工智慧（AI）算力需求持续攀升，先进晶圆製造的产能扩张正面临设备供应与製造成本等挑战。英特尔(INTC-US) 技术长Pushkar Ranade指出，以全球现有半导体製造设备规模来看，先进製程晶圆产量要扩大10倍并不容易，相较之下，提升至约2倍更具现实可能性。

根据科技Podcast《Dwarkesh Podcast》10月22日发布的英特尔晶圆厂探访与高阶主管访谈，先进製程的发展瓶颈不只在于晶片设计与製程微缩，还涉及极紫外光（EUV）微影设备、蚀刻与薄膜沉积设备等上游供应能力。若要进一步扩大产能，设备供应链也必须同步成长。

访谈也将焦点延伸至未来20年的晶片製造技术，涵盖英特尔14A製程、高数值孔径极紫外光（High-NA EUV）微影、背面供电、互补场效电晶体（CFET）及混合键合等技术，探讨晶圆厂如何突破现有製造模式的限制。

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英特尔14A研发逾3年　避免重蹈10奈米延期覆辙

英特尔主管Chris Auth透露，14A製程已研发超过3年，一套先进製程涉及约2,000道製造步骤。从研发走向量产，除了设备配置与製程最佳化，缺陷控制及良率提升也是重要工作，必须确保製程能够稳定投入大规模生产。

英特尔过去曾因10奈米製程延迟而面临挑战，原因包括过于积极的电晶体密度提升目标，以及同时导入複杂的製程创新。

为降低类似风险，公司如今透过技术成熟度评估与阶段性审查机制，控制单一製程节点同时导入重大创新的数量，提升量产时程的可预测性。

在微影技术方面，High-NA EUV是14A的重要技术选项之一。这项技术将数值孔径从0.33提高至0.55，单次曝光的解析能力可提升约1.7倍。

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英特尔认为，搭配背面供电技术，High-NA EUV有望减少部分複杂图形所需的多重曝光步骤，但实际採用与否，仍须考量成本及客户的晶片设计需求。

背面供电则是另一项重要发展方向。传统晶片的电源与讯号布线主要位于电晶体上方，背面供电技术将电源网路移至晶圆背面，释放正面布线空间，有助改善供电效率、减少互连拥挤，为先进製程持续微缩创造条件。

电晶体走向3D堆叠　钯以外的新材料也受关注

面向2045年的晶片製造，电晶体架构可能进一步从平面排列走向真正的3D堆叠。

英特尔正在研究CFET架构，将N型与P型电晶体上下堆叠，以提高单位面积内的电晶体密度。更长远来看，晶片可能形成多层电晶体与互连结构交替堆叠的设计，但散热、蚀刻、材料填充及製造成本，仍是必须克服的挑战。

晶片内部的金属互连也面临材料选择的问题。当互连间距缩小至约20奈米，传统铜互连所需的衬里材料会占据愈来愈多空间，压缩实际导电区域。英特尔因此研究钌（Ru）等材料，希望改善极细互连线的有效电阻表现；不过，在尺寸较大的互连结构中，铜仍将扮演重要角色。

先进封装则是提高晶片整合密度的另一条路径。英特尔的Foveros技术已实现25微米互连间距，并持续研究10微米以下的混合键合技术。访谈也提及，学术研究已展现0.45微米间距的可靠性成果。

混合键合有望进一步提高晶片之间的连接密度，降低资料传输功耗，让逻辑晶片与记忆体更紧密整合，成为未来高效能运算架构的重要技术方向。

追赶台积电不只看製程　晶圆厂也须重新设计

谈到与台积电(2330-TW) 的竞争，Ranade认为，不能只以电晶体密度、效能或功耗的细微差距衡量技术实力。晶圆厂规模、良率、客户生态系、準时交付能力及快速扩产的能力，同样是晶圆代工业者竞争力的重要组成部分。

他认为，英特尔在技术上已具备竞争能力，但在生产规模方面仍须追赶台积电。

另一方面，先进晶圆厂的建置成本持续攀升，High-NA EUV及相关设备的投资规模已达数亿美元等级。

Ranade指出，半导体产业不能永远沿用过去数十年的製造模式，必须重新检视无尘室设计、设备配置、製程流程及晶圆厂的建置方式，寻找成本更低、效率更高的生产体系。